Asuka小讲堂开讲啦！之一：摩尔定律

Asuka小讲座之摩尔定律：

    Asuka小讲座开讲啦！本期开始，为广大PCEVA玩家介绍一些和我们整天玩的电脑有关的背景知识，不深不浅，主讲内容是半导体工艺，结合大家平时知道的很多“现象”，阐释这些现象背后的简单原理和一些并不受到关注的但其实Critical的内容哦。
    今天作为开篇，自然是要从摩尔定律开始讲起，首先，开篇不能太无聊，那就稍微High一点，摩尔定律就是1965年Intel的联合创始人摩尔博士的无责任猜测，嘿，他老人家也不会想到，他当年的也算不上“信口开河”的言论，日后已经上升到了Law的等级。讲法很简单，“芯片上的晶体管数量，每12个月翻一番！”好家伙，他这一狮子大开口，坑了多少爹啊！如今，仍然又大批光荣的半导体生产者，口吐鲜血努力延长这个Law的寿命。Law也一直在被修正，12个月翻番的日子：1965-1975，目前大概是24个月，不过很快会到36个月，再很快说不定就撑不下去了。

    然后，Intel不能不给老家伙撑面子吧，这就有了”Tick Tock”。Tick为工艺改进，Tock为新架构。

    现在，本着摩尔定律的精神，全世界半导体业也响应X的号召，走向可持续发展的方向，而两条方向就是，More Moore (更加摩尔)和More than Moore (不只是摩尔)，如字面意思，前者就是继续坚持摩尔定律不动摇，后者就是深入贯彻科学发展观，两手都要抓，两手都要硬！

    130, 90, 65, 45, 32, 22，一代代产品，大家比我熟，我起步太晚了，45nm才开始，这中间的腥风血雨（其实基本就是屠杀？）大家都经历过了。但是话说，这些数字是啥意思呢？Critical Dimension，Intel很骄傲地告诉我们，啥Dimension？基本就是线宽啦！我们把放大镜放到纳米尺度，到了这个尺度，基本上只能看到一些零零散散的线了，我们可以看图。

    线宽就是这图里面的白线的宽度，哦~~！但是，哎？！不对啊！线多宽好像没那么，Critical Dimension好像没那么Critical啊！我打个比方，线我弄很细很细，但是要是线和线的间距非常大，那好像这个空间里也放不下多少晶体管嘛！所以，真正可以用来衡量工艺水平的，用Critical Dimension，亦即线宽其实根本不充分！真正可以用来衡量摩尔定律进步程度，也就是芯片中的晶体管密度的其实是HP，Half Pitch，也就是图中，线到线的“周期”的一半，这里周期为什么要加引号呢？其实是因为芯片里也不会全部都是周期式的设计，但CPU中，占最大晶体管比例的就是L2, L3 Cache嘛！内存颗粒也是啊！NAND也是啊！所以，会有相当部分的周期性结构，所以这个周期的“大小”自然就是芯片密度最关键的指标，也就是制造水平的指标了！所以，这个130, 90, 65, 45, blabla，其实被称作，technology node，其实也是个打着引号的数字，其对应的Critical Dimension或者甚至Half Pitch，针对FLASH (including NAND), DRAM (内存颗粒), MPU (microprocessor unit, including CPU, GPU)也都是不同的。请看图。

    会造成这种不同芯片不同标准的原因在于制造难度，所以有了Intel Micron的34nm, 25nm的NAND，Toshiba的24nm NAND，三星金条黑条的40nm, 30nm DRAM，Intel的45nm, 32nm, 22nm CPU，亦或是台积电为AMD, NVIDIA代工的Tahiti, Kepler的28nm GPU。其实，Sandy Bridge乃至Ivy Bridge与Kepler或是Tahiti的工艺水准其实差不多，因为HP其实差不多。22nm 无非就是把线给继续etch（蚀刻）窄了的结果，谁让Intel在行业里的地位如此呢！谁都不敢真的比Intel先走，哪怕是早就成熟的道路，比如所谓的3D 晶体管（后话吧！）。Intel自己也清楚，无非Intel也是企业，对世人有广告效力，那打这个马虎眼又何尝不可呢！“瞧，我Intel又把世人带到了一个崭新的层次了呢！”大概就是这样啦。
今天就先到这里吧！天晚了，今天介绍了摩尔定律相关的一些东西，很多东西也没有解释清楚，Asuka我日后再按专题和大家细细展开吧！
下期预告，不知道，看大家回帖吧！想知道些什么方面的内容，看看是否属于我能掌握的范围吧！谢谢大家看我扯了那么多。

Asuka小讲堂开讲啦！之一：摩尔定律 http://bbs.pceva.com.cn/thread-40293-1-1.html
Asuka小讲座之二：CMOS性能与制程上 http://bbs.pceva.com.cn/thread-40527-1-1.html
Asuka小讲座之三：CMOS性能与制程中 http://bbs.pceva.com.cn/thread-40803-1-1.html
Asuka小讲座之四：CMOS性能与制程下 http://bbs.pceva.com.cn/thread-41263-1-1.html

E文太多，看得巨辛苦啊，能不能每个术语都简单解释下？还有一些地方的E文，好像不是术语吧？能不能改中文啊。

补充下，很多地方要么不懂，要么似懂非懂，能讲得再简单些吗？能不能多用些比喻来说明？这样比较容易明白。还有排版也搞一下吧，现在都堆一起，真看得累。

我比较想知道3D晶体管造成IVB发热变大的原因是什么，不会仅仅是晶体管密度增大吧？或者说是这个原因，然后intel其实已经很努力去做了？

还有就是漏电的问题。。我也不知道该从何问起，因为对于亚阈电压和漏电的关系我也不太清楚。最好是宏观和微观上都能解释一下。。

后面能不能提一下制程是如何和晶体管功耗(静态/动态)、速度联系到一起的？虽然知道结论性的性能上升、功耗下降的说法，但这其中的联系并不是那么直观呢。

作为同学来帮顶下。挺好的文章

浅显易懂，技术文章写成这程度灰常不错，适合学习。
印象中我记得的摩尔定律还是18个月翻一番的时候。
当前半导体技术快接近技术瓶颈了，要降低nm级别已经困难了，不过ibm说的那碳纳米管好像很有前景，就看什么时候能正式商用了。

研究理解找资料中。。。好像很微观的电学，那么常用的电学知识可能就不大相同，或者有偏差了。。。

好像听说硅快要达到极限了，貌似碳会有比较好的前景。

上pceva就是看技术贴

作为化工专业的学生这个只能当业余啃啃了

漏电是不可避免的，毕竟介电常数摆在那里，源级和漏区距离只有数十纳米甚至是几纳米的情况下，会不可避免的出现漏电，这是基底的漏电；然后就是上面闸极电介质的漏电，Intel当年开发的High-K材料帮助其过渡到了45nm工艺；提升晶体管密度能够减小铜互连的布线距离进而提高速度，毕竟电流在铜介质里面传输速度在1/20光速

i5-3570K的评测发现其功耗相对于2500K几乎不变，那么温度的升高和前段时间给出的单核心6G，四核心满载很难上5G的测试；我认为应该是IHS或者其芯片表面的传热问题

至于开关速度，闸极所提供的电场作用速度基本不变了，但是更小的晶体管体积能够使其更快导通和切断，也就是开关速度吧；同样能够降低开关电压。
需要提供一定的开关电压，而漏电又是不可避免的；
铜作为电阻发热，闸极电介质和基质也能作为电阻发热，这些就是CMOS耗散能量的地方吧？

至于碳纳米管，个人认为还是石墨烯更有开发潜力，毕竟石墨烯平面中的源级、漏区和闸极已经做好了，掺杂和石墨烯跨层互联完爆我的智商了反正我是做不到的

下一步，CVD和离子注技术发展到能够沉积多层晶体管，就能够极大缩短铜互连距离，从而降低这个晶体管的漏极到下一个晶体管的闸极的压降和铜线的发热；
新开发的材料使基质具有极高的介电常数，而开关电压不需要太高，或许CPU也能够和Apple A4，A5芯片一样实现Logic层在上，Memory层在下的芯片堆叠？而不是变成现在这种，晶体管立起来温度过高了，A5X由于散热问题又把堆叠的内存芯片拆开焊接到背板上面去而且从BGA换成FCBGA+IHS的方式？

路过学习

看见好熟悉的名字进来一看原来还真是
还有heren大大居然也在这里

heren3 发表于 2012-3-21 10:48
至于开关速度，闸极所提供的电场作用速度基本不变了，但是更小的晶体管体积能够使其更快导通和切断，也就是 ...

A4和A5是CPU在上DRAM在下的堆叠结构么？

travis 发表于 2012-3-21 22:28
A4和A5是CPU在上DRAM在下的堆叠结构么？

这里：
http://www.cnbeta.com/articles/139055.htm

heren3 发表于 2012-3-22 13:08
这里：
http://www.cnbeta.com/articles/139055.htm

想问一下苹果手机/平板的主要芯片里面，单芯片多管芯封装或者堆叠封装的有哪些？
CPU和SRAM或者DRAM堆叠？LPDDR内存和NAND闪存封装在一起？

A4/A5是CPU和LPDDR内存堆叠

NAND闪存颗粒是采购的

必须前排围观先

ZJU的都是怪兽么，看不懂啊看不懂

royalk 发表于 2012-3-20 23:28
我比较想知道3D晶体管造成IVB发热变大的原因是什么，不会仅仅是晶体管密度增大吧？或者说是这个原因，然后i ...

IVB发热量变大，是不是可以等相应产品大批量上市了，再作进一步观察。ivb本身就有好几种规格，4c，2c，gt2，gt3，如果所有规格对比相应snb都有这个趋势，那这个结论就比较肯定了。密度每一代工艺都在增加，也不一定是发热增加的直接原因。

漏电，lz的图主要指的是关电流。在阈值电压Vt以降，电流和电压是指数关系，如果Vt太低，那么就会造成关电流下降的不够多，这就是漏电啦。现在电源电压已经降至1V，Vt的调整空间很小。