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[Asuka讲堂之补充]CPU是如何制造的

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heren3 发表于 2012-3-31 17:03 | 显示全部楼层 回帖奖励 |倒序浏览 |阅读模式
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看到Asuka的CPU讲堂,新潮澎湃,也希望分享一下我这一段时间看的一些东西;我的东西太散乱了,好不容易能够拼凑成一篇胡诌的文字,通过bit-tech上的一篇关于CPU制造的文章,用我自己的理解,盗用bit-tech的图片,插入一些工艺的补充,整理出来,希望能帮助到PCEVA的各位,不仅对半导体的基础知识,而且对半导体的制造工艺及技术能够有一个初步的了解。

目前半导体工业所使用的原材料还是硅,是经过特别选择的非常纯净的沙子

其实这些沙子的初步加工都是沿海进行的,限于技术水平和设备,不得不使用非常污染环境的方法加工到99.9%纯度的硅;然后低价卖给国外企业,进行进一步提纯,其纯度提升了几个数量级,达到99.9999999%的纯度。所以技术决定一切啊...


然后,将得到的高纯硅缓慢注入一个模具里面,以一定的速度冷却,得到一整块单晶硅,如下,右图。




单晶硅的结晶速度,纯度,杂质含量都是有关系的,晶圆(wafer)越大,单片晶圆所能切割出来的芯片也就越多,对单晶硅提供者和芯片制造厂商的技术要求也就越高。最近好像逐渐过渡到18inch wafer了。

这些单晶硅被切割成片状,用于下一步制造。




接下来是离子注入技术(ion implanter),离子注入技术是使用被剥夺了电子的金属离子在电场之内加速,轰击硅片表面,由于速度很快,能量很高,离子能够直接进入硅内部,从而改变局部导电性。




我相信这里反复使用了lithography(掩膜光刻技术),由于离子注入的深度只有数十个原子厚度,所以能够用光刻胶很好阻挡。

一般通过光刻机进行,光刻机数亿美元一台,里面最贵的基本就是大家都很喜欢的莱卡“镜头”;莱卡这些镜头厂商出品单反镜头只是给消费者福利而已,并不指望能赚多少钱,大多数的利润还是在光刻机里。德国工业凭借其严谨的态度,镜头品质非常赞!

光刻机使用镜头将掩膜所留下来的斑驳光影缩小数倍,投射在光刻胶上,改变其化学性质,让其容易被洗掉。下面是操作步骤:




没有曝光的光刻胶等通过精密抛光除去。

掩膜光刻的优势在于,使用一个有数亿个窟窿的模板可以在几步操作内形成数亿个晶体管。

离子注入步骤之后,晶体管的source和drain等成型,借用Asuka的图:




接下来是大名鼎鼎的High-K金属绝缘层,High-K金属材质通过替代传统二氧化硅让Intel从65nm成功过渡到45nm,并应用在32nm工艺上。如下图,是整个晶圆上都覆盖了一层。我估计这里用的是CVD,化学气相沉积。




继续使用掩膜光刻技术,左图:通过旋转在表面均匀分布一层光刻胶,右图:掩膜光刻




现在我们开始关注单个晶体管及其线缆连接如何制造:
左图:已经覆盖了光刻胶的单个晶体管表面;右图:曝光然后洗掉光刻胶,只留下闸级上面覆盖的光刻胶




左图:使用溶液溶解掉暴露的High-K金属;右图:晶体管基本成型,就剩下接线了;



铜互连:
继续使用掩膜光刻,形成入下左图的绝缘层形貌(注意在源级,栅极和漏级留下的坑);
接下来使用电镀,使用金属铜填满那些坑;




左图:不可避免得多了一层全覆盖的铜,为了保证所有的坑都被填满;
右图:仔细得抛光去掉上面那层全覆盖的铜,留下晶体管的三个接触点。



接下来继续进行掩膜光刻、电化学沉积、精密抛光的反复步骤,最终形成这种四通八达的铜线互联道路,新一代CPU的这种道路可以达到20层甚至更多。在显微镜下,这是人类设计的最复杂,最庞大的多层交通路线。(下左图)
右图:此时,所有的CPU已经布线完成,通过特殊手段检测芯片质量,如果这个芯片只有一个QPI通道正常工作,那么它就只能到Core i7 980X的封装车间去,而不能当Xeon X5667使用了~



一个18inch的晶圆上可以切割出数百颗芯片,但可以肯定不是用这种圆锯切割的。



bit-tech发表这篇文章的时候还是胶水CPU和集成GPU的上一代i5 6xx系列吧~

接下来是封装,现在Intel和AMD都采用IHS了,在CPU上覆盖一个盖子,主要是出于保护CPU核心不被压碎的目的,使用铜盖是为了保证散热,然后Ivy Bridge悲剧到了,应该是IHS的悲剧,不过没有人去测定是否是IHS的问题吧?拿掉IHS后脆性的芯片直接被大型塔式散热器压碎了...



继续由特定的仪器鉴定CPU体质,我相信这里才进行了2500, 2500K, 2600, 2600K的分化,然后通过一次性的写入MicroCode屏蔽相关功能。



图片来源:http://www.bit-tech.net/hardware ... rom-sand-to-shelf/1

显卡的制造也是如此,如果有谬误或者没有解释清楚的地方请各位看官指出啊。
——一个从2003年(初二生)开始玩电脑的爱好者

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Kiddy + 5 今天室友问我为什么CPU不把芯片做大一点以.
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heren3  楼主| 发表于 2012-3-31 17:08 | 显示全部楼层


最后希望大家看完这篇文章之后,对CPU Physical Info一栏内的Process Technology不要感到陌生,32nm, CMOS,Cu互联,High-K Metal Gate

封装尺寸37.5mm x 37.5mm,芯片尺寸216mm2

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heren3  楼主| 发表于 2012-3-31 17:38 | 显示全部楼层
royalk 发表于 2012-3-31 17:21
关键就是那个特定仪器检测CPU体质。。。

我觉得还是好测的吧...给个电压看那些数据针脚返回的电平是否正常

不正常就蓝屏,如果标准电压下 10min内反馈都是正常的那么就把频率降几档出售?
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heren3  楼主| 发表于 2012-3-31 17:55 | 显示全部楼层
2.4C当年是第一代800MHz FSB(4x200)的吧,超3.6G得拉到300x4=1000MHz FSB对主板Layout压力不小?

现在的线宽太窄了,22nm,即使掩膜经过了修正,EUV的衍射还是造成了很多缺陷,没有以前的处理器可靠了
5#
heren3  楼主| 发表于 2012-3-31 19:26 | 显示全部楼层
石头 发表于 2012-3-31 19:22
离子注入是不是就相当于掺杂质形成PN结那个意思?

在掩模下可以大规模制造P,N区域

根据离子注入的原理和制造工艺难易我认为目前仍然在使用掩模下的离子注入
6#
heren3  楼主| 发表于 2012-4-1 01:10 | 显示全部楼层
maoyanjiea 发表于 2012-4-1 00:28
没记错的话互连的Cu膜是物理气相沉积(PVD),其它的膜是等离子体增强化学气相沉积(PECVD)做的,蚀刻也是 ...

那个覆铜的确是…
PECVD已经如此广泛使用了?那层光刻胶不能用吧?

我一直有个疑问为何多层晶体管立体互连还没影子…
7#
heren3  楼主| 发表于 2012-4-29 00:36 | 显示全部楼层
Kiddy 发表于 2012-4-28 16:49
今天室友问我为什么CPU不把芯片做大一点以集成更多的晶体管,我解释说是面积增大使电路由集中式变为了分布 ...

我有十多个在UESTC的高中同学
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heren3  楼主| 发表于 2012-4-29 00:49 | 显示全部楼层
Kiddy 发表于 2012-4-28 16:49
今天室友问我为什么CPU不把芯片做大一点以集成更多的晶体管,我解释说是面积增大使电路由集中式变为了分布 ...

铜线内电场传播速度是光速的1/10~1/20,于是在GHz下,一个时钟周期即1ns的时间内,数据大概能够前进3cm,波长其实是1~3cm这种数量级

Core i5 2500K在5.0G下,L1延时0.8ns,L2延时2.4ns,L3延时4.9ns;这不仅跟数据传输的优先级有关,这也跟缓存到处理器的距离有关

内存40ns的延时,除了跟各种CL-RCD-RP-RAS有关系之外,还有一份CPU IMC到内存15cm 5ns或者更多的数据传输时间...
9#
heren3  楼主| 发表于 2012-4-29 12:51 | 显示全部楼层
主要还是良品率问题

其次是核心线路过长导致高频率下延时严重,比如5GHz下电场在铜互连导线以1/10光速行进,每个时钟周期只能前进6mm,加上晶体管开关所耗费的时间,上一个时钟周期所计算得到的Output作为下一步计算的Input,存在着不可忽视的时间差
虽然CPU很小,可是里面的线长可不短的...
P4的超长流水线估计也就是吃了这个的亏吧,10cm的流水线在3GHz下需要20个时钟周期才能走完,还没有将晶体管开关所耗时计算进去
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heren3  楼主| 发表于 2012-4-29 12:52 | 显示全部楼层
neeyuese大大以前有个签名档很经典的

Bandwitch is money, Latency forever.
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