本帖最后由 Asuka 于 2012-3-30 22:53 编辑
在上期小讲座中，Asuka卖了一个关子，就像Intel抛出一个3D晶体管(其实是FinFET)，给了张图，就抚慰了股民的情绪与信心。
(安静)
坑爹呐！！！！！！！！
所以Asuka还是继续向大家传播真相，并且用尽量简单的理论来介绍其背后的原理。
谈起FinFET，其实不能不提另外一项技术，大家也很熟悉，这两项技术都是为了解决不断变小的晶体管尺寸所导致的不可避免的Short-channel effect (感谢站友travis为Asuka解惑，中文说法是短沟道效应，不愧是给Ironman打工的，流弊啊！)。扯了半天，另外一项技术叫神马呢？答案就是UTBSOI (Ultra Thin Body Silicon-On-Insulator)，通称SOI，中文直译是超薄基底硅在绝缘体上，很不通顺，肯定有对应的翻译，一会儿Asuka还是用直观的办法向大家介绍吧！
FinFET由Intel先提，其实是个老东西，然后TSMC也就是台积电也宣布将采用该技术，会不会再改个名字咱就不知道了。这显然是跟风，只能说Intel还是风向标，即便技术其实很旧，TSMC也不会先去采用。SOI大家想到的自然就是“曾经”AMD的Global Foundries。说到AMD就想到大后台IBM，这其实就是另外一派，但其实IBM早就把自己定位为高尖端领域的研究，其实在可量产化(Design for Manufacture)方面，并不比Intel或者TSMC做得好。所以只能说，AMD其实抱错了大腿，但好在这个联盟还有一个强力伙伴加入，那就是不能不提的SAMSUNG，这实在是一家恐怖的公司，最起码会让台湾和日本不寒而栗，此处略去不表。
那么，我们就从Short-channel effect开始介绍起，如上期所述，这个effect最糟糕的就是漏电流加大，对芯片产生的影响我也不再赘述。但是当我们仔细去观察漏电流的时候会发现，如下图。
漏电流主要发生在远离GATE的那一面，属于GATE控制不到的部分，那要减小漏电流要怎么处理呢？其一，加大GATE的控制力度和范围；其二，让漏电流无处可流。所以FinFET就是方法一，这也就可以揭晓为什么Intel要称其为3D晶体管并且还有说法叫TriGATE的技术了。TriGATE也就是Triple GATE，三个闸极，如果看上图的话，GATE在上面，那么就在垂直纸面之上，或者说大家的屏幕平面外面加一个GATE，垂直纸面之下，也就是屏幕平面里面再加一个GATE，也就变成了下图。
看了图大家就明白了，所谓FinFET就是利用了曾经不被大家关注的，晶体管的厚度，在第三个维度上增加了GATE，也就加大了GATE的控制范围，减小了漏电流的通道(Leakage Path)，从而达到削弱漏电流的目的。这也就是3D晶体管的3D的由来。所以并不是把晶体管竖起来了哦！晶体管原来就是竖着的哦！现在大家就看得懂这张宣传画了。
这年代，什么最重要！PPT最重要，大家都懂的，这里提供大家一个看PPT的地方，http://newsroom.intel.com/docs/DOC-2032。我就不多赘述了。
那么，SOI又是咋回事呢？既然漏电流都是在GATE控制不到的地方流，看之前那张黄黄来说的话，漏电流都是在偏下的地方流，且根据研究，漏电流主要分布在表面以下5nm以后的空间里。那么，我们把它的通道弄没了不就好了。这就是SOI做的事情了，那就是大幅度压缩Body，也就是基底的厚度，把漏电流赶到下层的氧化物绝缘体层去，看它再怎么流。如下图。
原理简单，做法就不简单了哦，这也就是IBM联盟失算的地方，也就体现出了IBM在制造方面不如Intel有经验。SOI非常简单有效，但说到底，这是考验生产晶圆的部门。对于制造企业来说，新的原料肯定需要对原有设备进行调整，且生产晶圆的也不乐意，凭什么是我啊！而FinFET，要制造起来就相对简单一点，原材料不用动，无非多加工一步就好，代价小很多。
本期介绍了FinFET和UTBSOI这两个以降低Short-channel Effect为目的的技术的基本原理，就各位站友的角度来看，这两项技术在宏观的产品面的效果，基本是降低功耗与发热，但对大家来说至关重要的性能呢？
(安静)
坑爹呐！！！！
好吧，Asuka再坑爹一把，这期就命名为CMOS性能与制程中，性能相关的内容，就留到最后一期当压轴好了。
小解惑：朋友们，这期中介绍了FinFET，Intel称其为3D晶体管技术，谁叫这年代3D横行，扯上3D就是广告与商机呢！╮(╯▽╰)╭！但3D晶体管与3D IC(IC for Integrated Circuit，既集成电路)不能划等号哦！3D晶体管是指传统的本来就竖着的晶体管曾经不被应用的“厚度”这个维度，被用来加上了侧面的GATE，以增强GATE控制力的技术。而3D IC指的则是，在传统的平面结构的集成电路的“高度”这个维度上，堆叠更多层集成电路以达到在芯片中集成更多晶体管，更多功能的技术。千万不能叫错了哦！>_<！
Asuka小讲堂开讲啦！之一：摩尔定律 http://bbs.pceva.com.cn/thread-40293-1-1.html
Asuka小讲座之二：CMOS性能与制程上 http://bbs.pceva.com.cn/thread-40527-1-1.html
Asuka小讲座之三：CMOS性能与制程中 http://bbs.pceva.com.cn/thread-40803-1-1.html
Asuka小讲座之四：CMOS性能与制程下 http://bbs.pceva.com.cn/thread-41263-1-1.html
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