Asuka小讲座之二：CMOS性能与制程上

    上期(http://bbs.pceva.com.cn/thread-40293-1-1.html) Asuka从摩尔定律开始，大概阐述了以摩尔定律为指导发展的半导体工业的大概现状。其实还是很通识的内容，今天也希望用这种很通识的方式向大家介绍以CMOS为基础的半导体工艺。尽量用简单直观的图象和文字为大家阐释那些会显得很晦涩难懂的专业知识。
    先从CMOS定义和结构讲起吧！CMOS (Complementary Metal-Oxide-Semiconductor) ，中文是互补式金属氧化物半导体，所谓互补，指的是晶圆上可以同时制造出PMOS (P-channel MOSFET), NMOS (N-channel MOSFET)，这两种MOSFET (FET就是场效应管)在特性上具有互补性，所以合起来成为了CMOS，可以说CMOS可以说是一种制程，并不是真有一种MOSFET叫CMOS。无论PMOS还是NMOS，都有类似下图的结构。

    GATE (栅极)，是这个MOSFET开关的控制极，和这里的Substrate (又为Body，就是基极)之间加上一个电压后，在Drain (漏极)，Source (源极)之间会产生一个Channel (通路，电流的管道)，图中红色框示意了大概位置。场效应管相对二极管来说，可以看到，GATE之下有一个Oxide (氧化物层，绝缘体)，所以GATE处不会有电流流下，就不会浪费电，所以理想的场效应管的开关控制是很省电的，但这仅存在在理想情况下。实际上呢，没有什么东西是完全绝缘的，尤其当场效应管的尺度缩小到奈米尺度，可想而知，薄薄的这个氧化物绝缘层绝缘效果没有那么好，结果呢，就仿佛在GATE和SOURCE间有个电容，电容会影响红框中电流大小，相应关系为正比，也就是说电容越大越好，在几何尺寸很难变动的前提下，更大的电容就要求更大材料的介电系数。这个氧化物层，传统上是SiO2，那么现在就有厂商开始用High-K材料来替换SiO2，这就是大家经常听说的High-K技术啦！广告我就不做了~！都没厂商给我钱~！
    最近很火的就是Intel提出了所谓的3D晶体管技术并应用在了“22nm”制程中，股价因此大涨，回帖中大家也很关心，这里我就为大家大致介绍一下吧！其实Intel应用的技术其实是叫FinFET，目的是尽量压制在晶体管不断缩小的当下，正日趋成为问题的short-channel effect。那这里我就先从short-channel effect说起，中文怎么叫，我不知道，我就斗胆来翻译一下，channel就是上图中的红框啦，short是短，也就是，当晶体管被越做越小的时候，这个红框也越做越短，意即DRAIN和SOURCE越来越近。在这种情况下，一些以前因为没有那么显著而被忽略的情况开始发生。我们来看图。

    这张图是什么意思呢！我来解读下，横坐标是加在(GATE)栅极上的电压，用来控制channel开关的电压，纵坐标就是SOURCE和DRAIN的电流量，可以看到，下方的几条线中，随着GATE电压的增高，电流逐渐增加直至某一个度，那么我们认为晶体管打开了，直观的参考那张晶体管结构图，我们可以理解为，GATE电压增高，红色的框越来越粗，自然流过去的电流就增大了。然而，随着我们逐渐缩小晶体管的大小，红色的channel越来越短了，这条曲线就越向左上方偏，到了粉色的那条，你几乎很难判断电流的大小变化，也就很难做晶体管是否打开这个至关重要的逻辑判断了。这就是short-channel effect的后果，一来会使逻辑判断变困难，另一方面可以看成，晶体管一直都在开着，那么电流就一直在白流，这就是大家所熟知的漏电流了，漏电流以前就存在，只是没有那么大，也正是这些漏电流导致了CPU, GPU的TDP。
    如今，”22nm”的Intel怎么办呢？这就有了3D晶体管，或言之FinFET，所以这种所谓的技术，并不是什么革新，而是补丁一般的存在，之前就说了，Intel也是企业，拿这个大家不了解的概念，还改了个名字，正好作为宣传工具不是吗！那既然有了FinFET，那为什么Ivy Bridge还会有这样的温度能耗表现呢？大家在回帖中都很关心，这里我的猜测是，FinFET做再好也就只是一个补丁而已，是人为的对于物理的干涉，就像化学平衡中的勒夏特列原理一样，人类再怎么弥补，终究只是尽量去压抑本来必定会发生的现象而已，”22nm” 终究比”32nm” 更严重，更不用说，如果Intel的FinFET技术也没有那么成熟，那自然更糟，这是其一。其二，电路中最不起眼的东西，电线不爽了，“老子也不是省油的灯！”那么电线为了刷存在感，就在越来越小的制程下跳了出来，理由很简单，初中物理，电线越细，电阻越大；电线越长，电阻越大。制程小了，所以电线细了；晶体管多了，所以电线多了长了。作为结果，发热大了。这是我对于Ivy Bridge的“相对令人失望的表现”的猜测。
嘿，LZ，你说了半天了，FinFET到底是啥样的呢？LZ就先卖个关子，小讲堂讲到这个篇幅，大家估计就要坐不住了吧！下期，CMOS制程技术中！

Asuka小讲堂开讲啦！之一：摩尔定律 http://bbs.pceva.com.cn/thread-40293-1-1.html
Asuka小讲座之二：CMOS性能与制程上 http://bbs.pceva.com.cn/thread-40527-1-1.html
Asuka小讲座之三：CMOS性能与制程中 http://bbs.pceva.com.cn/thread-40803-1-1.html
Asuka小讲座之四：CMOS性能与制程下 http://bbs.pceva.com.cn/thread-41263-1-1.html

Anakinyang 发表于 2012-4-11 16:53
他那个地方讲的有点错误，短沟道效应引起的亚阈区漏电流和由于栅氧层等效氧化物厚度（EOT）太薄导致的隧 ...

你的回复也有问题啊，我写的部分，High-K技术的简介完全写在short channel effect之前，且完全没有提High-K对short channel effect的影响。
你所描述的错误逻辑联系  并没有出现在我的原文中才是。这个部分麻烦您再重新回到我的原文中对照一下。

然后就是结电容的概念，结电容应该是指p-n结电容，而我所指的电容应该是在以下公式中的Cinv

我是还不知道这个电容叫什么，但显然不是p-n结电容，p-n结电容自然会影响晶体管性能无误。
而我所指的这层oxide所提供的电容，如果并非越大越好，我们就想象一下反面的极端情况，就是这个电容小到零，那意味着GATE与BASE导通，这显然不合理啊！

Anakinyang 发表于 2012-4-12 09:17
我的意思是High-K是伴随短沟道效应抑制而产生的，我又看了一遍可能我当时看晕了吧，抱歉。短沟道效应发生 ...

其实没有错   我之前也有注意到这个C表示的是那层的电容密度，但是基本上在high-k和传统的二氧化硅结构在比较的时候，并不是采用完全同样的结构，而是将1.2nm的二氧化硅和3nm的high-k进行比较，亦即，这层电容的影响因子其实有介电系数与d两个，我当时就在犹豫，到底是写清楚是电容密度还是电容值，后来想想这样写比较保守易懂，才这样写的。