PCI Express 3.0主板——属于未来的话题

  PCIE Gen2的标准规范于2007年发布，经过了2年左右的时间才得以普及，现今距PCIE Gen3规范发布仅过了一年，且PCIE Gen3带宽仍未成为瓶颈，双卡x8和双卡x16的性能差距较小； Ivy Bridge处理器和下一代A/N显卡都还未面世，即使PCIE Gen3是迟早之事，现在谈PCIE Gen3主板尚属言之过早，至少在一年内是没有太大的意义，本文目的旨在为那些有PCIE Gen3需求的人群提供主板选购的一个参考。

自己的小沙发，默默地坐着~

IVY Bridge已经快了，现在已经是10月快到，距离2012年3月或者4月最多半年时间
其实对于大部分人来说，现在的SNB主板上了IVY处理器之后都能支持到单根PCI-E 3.0已经够了，不上多卡带宽再高也没用，要的只是一个新鲜感，原本的PCI-E 2.0也足够单卡使用，3.0本身就是个主板厂商拿来炒作用的噱头
现在看来7系列主板相对6系列的更新是乏善可陈，就剩下一个原生USB3.0

很好，较为系统地认识了PCIE3.0

这篇文章核心价值在于对PCIE switch的解说，其实不管PCIE是如何换代，这些东西都不会变。

学习了PCIe Switch

很好的文章。
从实用性来讲，PCH支持Gen3才更有意义。

"还要考虑到其他PCIEGen3规范的要求，诸如互联属性、结构管理、编程接口等等"
主板布线等基本上只和物理层有关了，和编程接口什么的没太大关系，那个是软件逻辑的事情。而恰恰是物理层的一些电气特性是否到位，关系着现有单16X主板能否顺利上pci-e 3.0。这个真要测试，要上示波器了，等吧，看看技嘉是真的能够过硬地解决这个问题，还是用REV变更法。

此外全文除了switch没有写到位以外，都还不错。
这两种switch其实本质上不同的，应该分开写，并且强调一下。
20111026更新：
请看家千万不要忽略57楼开始的leedemon童鞋乱入带来的精彩内容，包括对我观点的纠正。

回复 28# ice


   多谢建议~
物理层的电气特性属于硬条件，本人没有相关专业知识，也无法去说明了。对于这个，虽然文末的表中说明原生自CPU的x16信道可以支持Gen3规范，但那也是在主板的布线等硬条件能满足的情况下，所以还是蛮忐忑的...


Switch部分，2-lane规格的应该只是信号开关型芯片（仅决定信号的去向），而像PEX8647、NF200这类的，就涉及到信号处理，有更多的内容。但PDF资料仅有databrief，没有此部分的基础说明，加上本人为业余人士，只能提出两者的不同，并结合相关资料来推断两者的原理，故而无法从本质上进行说明了..

强烈支持

回复 29# lk111wlq
MSI抨击GA的PPT里面有写，但是写的对不对是另外一回事情。还是等时间来说明真相吧。

Switch部分，2-lane那种是纯粹的电子开关，一旦确定开关走向，是不能变化的。这里switch的含义接近于“开关”的汉语含义。这个基本上之和物理层有关。

后面那种，switch的含义接近于“（以太网）交换机”中的“交换机”的含义，我觉得应该能到数据链路层。如果你能找到2004年pci-e规范的第一版白皮书，那个里面有一些介绍的。这里的switch是将总线时分复用没错，并且两个终端还可以直接通信（NV在自己的pdf里面有讲如何让两个GPU通过switch直接通信）。但是，按照文中那种“机械切换”是不能完全解释的。这里面可能是“接收到缓冲区——拆包（数据链路层封包）——重新封包（数据链路层）——发射”这样一个“存储转发”的过程（以太网交换机也是存储转发的）。

否则，就难以解释如下的基本事实：
1：早期P55主板，通过PLX的switch，使得1lane 2.0速率的USB3和SATA3芯片跑在4lane的1.1速率的南桥pci-e通道上。两边速率都不同，lane数也不同。（事实上，应该是，PLX switch按照2.0速率，1lane的格式接收到芯片内部缓冲区——拆包——重新封装成4lane模式的数据包——按照1.1速率发出去。并且，我估计应该不能同时接收USB3和SATA3的芯片，只能时分复用交错使用，如果要融合这两个设备的数据包一起发，可能需要比数据链路层更高的协议层实现）

2：如果NF200上端接8Xpci-e总线，那么下端接的显卡呢？你可以去看看，应该是16X。而这一点，用文中的方法解释不清。

再补充一下，只有在上一级支持pci-e lanes分拆的前提下，才可以使用文中所述的第一种switch来按照所支持的分拆方法，分拆pci-e lanes。
因为，分拆lanes应该会涉及到数据链路层的操作。

回复 32# ice


   
The physical layer supports x1,x2, x4, x8, x12, x16 and x32 lane widths and splits the byte data as shown in Figure 9

第一种开关的针脚图解与结构框图





从框图中来看，这种2-lane规格的switch只涉及到信号的“开关”，而PHY层又支持x1,x2, x4, x8, x12, x16 and x32 lane 模式的传输，这样能不能证明支持lane的分拆？

回复 31# ice


   第二种switch的话，我的理解是：将上端的数据队列接收，拆包后判断需要发送到哪个显卡处理（因为物理层以Frame为单位，而数据链路层包含Packet Sequence Number，包含判断数据包的具体信息），封包后重新排列数据队列（根据lane规格及其他信息），再时分复用地发射到相应的显卡


上图是Lucid LT24102的功能框图，与NF200/8647的基本原理应该也是差不多的？

同时，时分复用在这里应该是异步的，即可以通过显卡的反馈来改变数据队列的排列规则（或封包规则）。

这样也就能够解释：
1，USB3和SATA3芯片的数据接收由上端决定，但发送到下端时，可以根据下端设备的反馈来调整数据队列（数据包）的传输规格（1/4 lane）
2，即使上端是x8的数据队列，但在重新排列时是根据下端的反馈信息来进行的，只要swtich和下端的显卡支持，即可进行x16 lanes的传输

而整个过程中，swtich的传输速率应该是不会改变，只是因为单位时间的改变（时分复用的作用），导致1 lane 2.0速率可以等效于2 lane 1.1速率，实际上的传输速率和带宽都是没有发生变化的。

以上的信息全部是自己的“猜想”，实在不能保证正确性，仅仅是能说得通而已...  毕竟就算是基本原理，也不是我这样的外行能够轻易理解的

33#的说法
首先，第一幅图和后面两幅应该是来自于不同的来源。
其次，第一幅图只涉及概念上的多lane拆分，并不涉及细节。同时图下面说的应该值得是某产品的物理层支持的几种拆分模式。请注意，该产品的物理层支持这些拆分模式，并不代表只通过物理层就能实现这些拆分。事实上，我认为必须有数据链路层参与，并且数据链路层要能明确知道，聚合哪几个lanes的数据。反之，如果只需要在物理层解决，那么岂不是无论芯片组支持的情况，所有的主板加上这种电子开关都可以任意拆分pci-e lanes了？
第三，后两幅图明确表明了，这种电子开关的含义。和更高级的第二种switch里面的结构，基本上没什么关系。

回复 36# ice


   就是说即使switch和物理层都支持pcie lane的拆分，还需要数据链路层做出相应的反应（数据队列等的改变）？ 这样才能使得第一种的switch获得pcie lane拆分的权利？

34#
原文：“第二种switch的话，我的理解是：将上端的数据队列接收，拆包后判断需要发送到哪个显卡处理（因为物理层以Frame为单位，而数据链路层包含Packet Sequence Number，包含判断数据包的具体信息），封包后重新排列数据队列（根据lane规格及其他信息），再时分复用地发射到相应的显卡”
先指出一个小的地方：这里只涉及到数据链路层，因而，所有问题都是相对于链路而言的，也就是说，只能确定是哪个链路的数据，至于链路上的何种设备，其实是无从得知的。也就是说，这里只能根据链路信息处理，而不能根据链路上具体设备提供的信息处理，后者可能需要到会话层的信息。
其次，我认为，你这个里面对“时分复用”的时间尺度，可能理解有误。时分复用，指的是对总线的时分复用，或者说对链路的时分复用。假定一个switch芯片连接了主机端（H），设备A，设备B。此时，switch可能根据这三方的请求情况，对链路（总线）时分复用。比如说，switch接到A的请求，给A分配了一个小的时间段来占用链路，此时对B显示链路繁忙，让B等待。在这个很小的时间段之内，A其实是独占链路的，A按照A连接到switch的llane宽度和速率给switch传递数据，switch根据内部的缓冲——重新封包等，按照switch连接到H的lane宽度和速度，给H发送信息。在这个时间片用完以后，switch再重新选择响应那个设备，切换链路等，周而复始。
所以，时分复用应该是链路层面的（或者说是总线占用层面的），而不是如引用文中所说，最后一个步传输时候的那个层面。

回复 38# ice


   恩，这个是我误解了。  在属于该设备使用的时间内，总线的所有层面应该是都为它所用，不会保留给另外一个设备。

回复 38# ice


   不过我想说明的是，”根据链路信息处理“，即这里的时分复用不是固定周期，而是异步、可调节的吧