在前不久的FMS2020闪存峰会期间，TechInsights的高级技术研究员崔正东（音）介绍了3D NAND闪存技术的未来发展趋势。在今明两年1xx层堆叠是主流，200层以上堆叠预计将在2023年实现。
崔正东还特别强调，单纯看堆叠层数可能会带来一些误导，这是因为在一些3D NAND闪存中除了带有存储单元的有源层之外，还包括一些“伪字线”用于减轻层数过多产生的各种问题。这或许是三星第六代V-NAND使用1xx层这样模糊描述的原因。
除了堆叠层数以外，闪存制造商还通过将CMOS或外围控制电路置于闪存层下面的方式，来提高总体效率。这类技术拥有多种商业名称，如CuA（CMOS under Array，美光提出）、PUC（Periphery Under Cell，SK Hynix提出）、COP（Cell Over Peri，三星提出）。崔正东称赞了长江存储Xtacking架构，其使用不同于闪存层的制造工艺单独制作CMOS，这种技术潜力很大。
3D NAND闪存发展历史上的CT电荷捕获和FG浮栅两种结构，随着176层3D NAND的宣布，美光已经抛弃FG改用CT结构。现在仅剩下英特尔仍在采用FG浮栅结构，并且英特尔的闪存业务也正准备卖给SK Hynix。
FG浮栅结构理论上可以提供更好的磨损性能，但在耐用性、可靠性和可扩展性方面不及CT电荷捕获结构出色。虽然CT结构已经成为主流，但对于FG结构来说也并非末日。铠侠开发的Twin BiCS技术将闪存单元一分为二，不但能增加闪存容量，还能够提升耐用性表现，崔正东认为Twin BiCS可以结合FG浮栅结构使用。不过目前铠侠并未公开过Twin BiCS的技术细节和产品规划，结合FG结构也仅是一个设想。
在另外一个演讲当中，崔正东介绍了尖端闪存技术通常会首先进入移动和嵌入式产品，包括5G手机等等，他还展示了一张各类闪存制造成本的图表。TechInsights以对闪存等半导体产品进行分析和逆向工程而闻名，这份图表也显得珍贵而有价值。
上图中显示了三星、铠侠、SK Hynix、Intel/美光、长江存储近几代3D NAND闪存的每GB容量制造成本（单位：美分），右侧对比的是2D TLC（15nm）、2D（SLC？38nm）和三星Z-NAND（48层堆叠SLC结构）。
PCEVA评测室小编在上面的图表中发现了三个有趣之处：一是64层堆叠3D TLC的成本比末代15nm工艺的2D TLC还要高，这或许可以解释早期3D闪存普及速度为何比较慢。虽然成本没优势，但3D闪存在写入性能和可靠性、耐用性上优于2D TLC。
二是QLC可能真的比TLC更贵，64层堆叠水平下三星和美光的3D QLC相比3D TLC没有价格优势。所以之前一些SSD使用TLC可能不单纯是因为厂商良心，而是因为用QLC可能亏本（同样品质的前提下，排除黑片降级片）。铠侠的96层堆叠QLC拥有1.33Tb的最高存储密度，但单位容量成本却比同样96层堆叠的TLC（512Gb/die类型）还要高，或许可以解释为何这种技术规格上先进的闪存迟迟不见具体的应用。另外，美光的96层3D QLC成本已经低于同样堆叠层数的TLC闪存，成本推动之下相关应用应该会比较多了。
三是铠侠的BiCS4有256Gb/die和512Gb/die两种类型，后者的成本比前者低很多。这就不难理解为何西数会在SN550中换用512Gb/die了。512Gb有利于做大容量SSD只是一方面，成本更低才是直接动力。虽然512Gb die会影响中小容量SSD的性能，但多数消费者并不了解二者的区别，或者有可能更在意产品价格。
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