PCI Express 3.0主板——属于未来的话题

  PCIE Gen2的标准规范于2007年发布，经过了2年左右的时间才得以普及，现今距PCIE Gen3规范发布仅过了一年，且PCIE Gen3带宽仍未成为瓶颈，双卡x8和双卡x16的性能差距较小； Ivy Bridge处理器和下一代A/N显卡都还未面世，即使PCIE Gen3是迟早之事，现在谈PCIE Gen3主板尚属言之过早，至少在一年内是没有太大的意义，本文目的旨在为那些有PCIE Gen3需求的人群提供主板选购的一个参考。

自己的小沙发，默默地坐着~

回复 28# ice


   多谢建议~
物理层的电气特性属于硬条件，本人没有相关专业知识，也无法去说明了。对于这个，虽然文末的表中说明原生自CPU的x16信道可以支持Gen3规范，但那也是在主板的布线等硬条件能满足的情况下，所以还是蛮忐忑的...


Switch部分，2-lane规格的应该只是信号开关型芯片（仅决定信号的去向），而像PEX8647、NF200这类的，就涉及到信号处理，有更多的内容。但PDF资料仅有databrief，没有此部分的基础说明，加上本人为业余人士，只能提出两者的不同，并结合相关资料来推断两者的原理，故而无法从本质上进行说明了..

回复 32# ice


   
The physical layer supports x1,x2, x4, x8, x12, x16 and x32 lane widths and splits the byte data as shown in Figure 9

第一种开关的针脚图解与结构框图





从框图中来看，这种2-lane规格的switch只涉及到信号的“开关”，而PHY层又支持x1,x2, x4, x8, x12, x16 and x32 lane 模式的传输，这样能不能证明支持lane的分拆？

回复 31# ice


   第二种switch的话，我的理解是：将上端的数据队列接收，拆包后判断需要发送到哪个显卡处理（因为物理层以Frame为单位，而数据链路层包含Packet Sequence Number，包含判断数据包的具体信息），封包后重新排列数据队列（根据lane规格及其他信息），再时分复用地发射到相应的显卡


上图是Lucid LT24102的功能框图，与NF200/8647的基本原理应该也是差不多的？

同时，时分复用在这里应该是异步的，即可以通过显卡的反馈来改变数据队列的排列规则（或封包规则）。

这样也就能够解释：
1，USB3和SATA3芯片的数据接收由上端决定，但发送到下端时，可以根据下端设备的反馈来调整数据队列（数据包）的传输规格（1/4 lane）
2，即使上端是x8的数据队列，但在重新排列时是根据下端的反馈信息来进行的，只要swtich和下端的显卡支持，即可进行x16 lanes的传输

而整个过程中，swtich的传输速率应该是不会改变，只是因为单位时间的改变（时分复用的作用），导致1 lane 2.0速率可以等效于2 lane 1.1速率，实际上的传输速率和带宽都是没有发生变化的。

以上的信息全部是自己的“猜想”，实在不能保证正确性，仅仅是能说得通而已...  毕竟就算是基本原理，也不是我这样的外行能够轻易理解的

回复 36# ice


   就是说即使switch和物理层都支持pcie lane的拆分，还需要数据链路层做出相应的反应（数据队列等的改变）？ 这样才能使得第一种的switch获得pcie lane拆分的权利？

回复 38# ice


   恩，这个是我误解了。  在属于该设备使用的时间内，总线的所有层面应该是都为它所用，不会保留给另外一个设备。

回复 38# ice


   不过我想说明的是，”根据链路信息处理“，即这里的时分复用不是固定周期，而是异步、可调节的吧

回复 41# ice


   多谢指教！ 这个需要我花费许多时间来消化了.. 以后遇到疑问还请不吝赐教~ 再次感谢！

回复 49# donnyng


   已修正~  说明这位童鞋有认真阅读，再次感谢~

回复 59# leedemon


   嗯，这个图是8/10b编码的，参考128/130b编码的也是这样拆分至多lane中传输。一开始我还看不明白数据包是怎么拆分后进行传输的呢，现在明白了。