关于GT3e的Die外eDram几点疑问。

据传GT3e集成的eDram是512bit，64GB/s的带宽。那么就是1Ghz频率。看上去貌似很高的样子。
但这里有几个问题，希望大神解惑。

1、关于连接方式，512bit外加1Ghz的频率与任何已知的intel外部接口都不兼容。起初我认为应该是直接接到ring bus上，同L3一起作为LLC使用。但IVB的ringbus是一个256bit/3Ghz的半双工数据环外加3个功能环组成，haswell在这方面没有变化，那这样就与eDram的接口不对。
     后来说可能用QPI总线去连，QPI是16bit 8GT/s的全双工总线，给eDram做上外部电路的话大概两条QPI就够了。但这可是用在8路服务器上的E5全部的外部带宽。都拿来连这东西了其他设备吃什么？

2、ringbus的带宽问题，上面提到了，ringbus的数据环是256bit/3Ghz，那么就是96GB/s的带宽，由于这是ringbus，不是crossbar（废话），所以这就是整个核心内部的全部带宽了。不管外面的eDram如何连接，最终数据都是要走ringbus进到CPU或者GPU里面，那么一旦eDram跑满，整个核心2/3的带宽被占掉。eDram又只有128M的容量，只能存热数据，剩下的要从内存中找，双通道1866的DDR3又要占掉30GB/s。这样极端情况下eDram+内存就占掉整个ringbus中98%的带宽，会导致整个CPU处于完全没有数据的情况，因为L3也是接在ringbus上的，只凭每核心256k的L2根本干不了啥事。

3、那么剩下的唯一方案就是将这个eDram直接同GPU连接，当做GPU的专用缓存，既不走QPI也不走ringbus。但这样以来就相当于是一个128M显存的独显同CPU共享一部分额外内存当显存了，不仅提升幅度有限，这么大一块eDram对于其他设备也没有任何的提升。由于容量过小，搞不好还会因为频繁的数据交换拖慢整个系统的性能。（类似现在A/N卡的爆显存）这50美元也太不值了。

等发布的时候应该有结果 应该不是ring bus，那个是内部总线来的
至于外部总线能不能满足64GB/s的带宽，还需要再观察

单独做显存用岂不是要给gpu单独再设计一个显存控制器了 ？intel真会这么做吗

看aida64的缓存测试都出先L4了，说不定就是作为L4用，至于位宽还在传言中，就算是512bit也可能是256bitx2的胶水型，intel连内存控制器都能胶水还有什么不会的

vgxd 发表于 2013-4-28 17:15
单独做显存用岂不是要给gpu单独再设计一个显存控制器了 ？intel真会这么做吗

看aida64的缓存测试都出先L4 ...

嗯，如果是256bitx2的话确实可以。
但这样依然没有解决ringbus的带宽问题，一共96GB/s的带宽被GPU+eDram占掉64G的话剩给CPU的就太少了。

位宽估计就是256bit到头了，剩下的就是提高ringbus频率，参考最近透露出的超频相关信息，这点很有可能。
但如果超到4G是不是太高了点，总线频率比CPU主频都高没必要吧。

其实intel直接把x79的4通道搬过来就不用担心带宽了。。

搞外置缓存太蛋疼了

正式发布以后应该有文档可以参考

mercuryfall 发表于 2013-4-28 18:25
嗯，如果是256bitx2的话确实可以。
但这样依然没有解决ringbus的带宽问题，一共96GB/s的带宽被GPU+eDram ...

64g的带宽水分太大，以ivb来看，l3的带宽也才40G左右，如果作为l4的话只有比l3小才对
当然intel可以加大l3的位宽，还有增加ringbus的数量

还有，snb/ivb的核显就已经影响cpu性能了，开了核显跑pi明显低

vgxd 发表于 2013-4-29 19:54
64g的带宽水分太大，以ivb来看，l3的带宽也才40G左右，如果作为l4的话只有比l3小才对
当然intel可以加大l ...

ringbus不大可能增加了，现在已经是4路不同功能的环，改动ringbus这么大的事情肯定前期就跟着核心修改内容一起说了。
昨天没注意，有个小失误，ringbus是全双工的，不是半双工。这样实际带宽是192GB/s。
还有L3带宽40G不知道你是怎么测的，Sandra测出来L3是170G左右。

影响那是肯定的，intel的核显就架在ringbus上，而且会使用L3做缓存。

肯定是直连GPU的。。。

连GPU的话，有没有就无所谓了。。

现在看intel的ppt的图示，eDRAM是另外一个die，肯定不在ring bus上，但似乎ring bus连接到eDRAM附近的一个接口，不知道是什么接口。