7bit/cell闪存|4纳米APU曝光
铠侠研究7bit/cell闪存，美光尝试晶圆键合：继5bit/cell（PLC）和6bit/cell（HLC）之后，在今年的IMW2022国际存储器研讨会上，铠侠展示了每个存储单元中存储7比特数据（7bit/cell）的闪存新技术。7bit/cell意味着闪存需要128个阈值电压来存储数据，相比之下TLC只需要8个阈值电压，QLC也只需要16个阈值电压。由此可见7bit/cell的难度之高。
和6bit/cell技术类似，目前7bit/cell闪存的研究尚处于实验室阶段，需要在极低温度（77K，约零下196摄氏度）下实现。低温环境可以减少数据读取噪声，沟道材料从多晶硅改为单晶硅以降低电阻，单元晶体管的漏电流也得到降低。
下图是3D NAND闪存的结构比较，左边是截面结构示意图，右侧是通过透射电子显微镜观察到的单元截面结构图像。其中a和c是采用常规多晶硅（poly-Si）作为沟道材料，b和d是单晶硅材料。
由于HLC（Hexa-level Cell）已经被6bit/cell使用，小编不知道这次7bit/cell的Hepta-level Cell该怎么缩写。
同样是在IMW2022上，美光谈到了提高闪存密度合容量的方法以及提升I/O速度的方向。
美光提到将闪存CMOS外围电路和存储阵列分开在不同晶圆上制造，然后再结合在一起的方式，这样能够消除闪存接口速度继续提升的障碍，实现3000MT/s以上的高速传输，满足PCIe 5.0乃至未来PCIe 6.0 SSD对闪存高速IO接口的需求。
这个方法听起来是不是很熟悉？没错，长江存储的Xtacking晶栈技术就是第一个这样做的。
AMD 4纳米APU首次曝光：
AMD在上周刚刚宣布的下一代4纳米工艺APU已经出现在MilkyWay@Home数据库中。MilkyWay@Home是全球第二大分布式计算项目，此前有多款AMD新品都是首先在它的数据库中被发现。
代号Phoenix Point的Ryzen 7000 APU主要面向轻薄笔记本电脑，将采用4纳米工艺制造，基于ZEN4+RDNA3架构，支持PCIe 5.0和DDR5，并首次加入AMD的人工智能引擎（AIE）。
这次被发现的Phoenix Point工程样品代号为100-000000709-23_N，拥有16个线程。
预计Phoenix Point会在明年初的CES上正式亮相。
想换个办公本了,今年6800H忍住了,延迟太高,明年二代DDR5,希望延迟起码进个100nm,好像是下一代是3Gb颗粒?双通道D5 24G内存,那就很香了 搞成 8bit 刚好一个 byte 日本的工匠精神就是钻牛角尖吗？能不能换个思路{:1_465:} 直接7LC了这就？字母都用完了直接上数字了？！ xdd6622 发表于 2022-6-16 18:51
日本的工匠精神就是钻牛角尖吗？能不能换个思路
哈哈哈
固特异轮胎 发表于 2022-6-16 23:02
直接7LC了这就？字母都用完了直接上数字了？！
slc： single level
mlc：multi level
tlc：triple level
qlc：quad level
转折
plc：penta layer
hlc：hexa layer
7lc/hlc：hepta layer (和上一行冲突)
?lc: octa layer (或者像我说的 byte cell)
?lc: nona layer
?lc: deca layer
eikeime 发表于 2022-6-17 15:27
slc： single level
mlc：multi level
tlc：triple level
哦哦，原来是这样。我觉得也应该是，我记得当时amd刚出8核cpu时就是octa，我还查了一下就是8核心的意思
7bit mlc:狗头
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