Asuka小讲座之二：CMOS性能与制程上

Asuka 发表于 2012-4-12 00:39
你的回复也有问题啊，我写的部分，High-K技术的简介完全写在short channel effect之前，且完全没有提High ...

我的意思是High-K是伴随短沟道效应抑制而产生的，我又看了一遍可能我当时看晕了吧，抱歉。短沟道效应发生在前（大约1um的工艺就会遇到这个问题），栅氧层过薄发生在后（90nm工艺上才会有比较明显的特征）。短沟道效应之前也有类似Halo结构,逆向掺杂阱这样的办法来抑制。
但是后来你说的那个Cinv不是电容，是栅氧层电容密度。你给的公式后面的解释已经清楚定义了。它只和介电常数以及栅氧厚度有关，抱歉因为我的是实体书弄不了公式图。这样由于在缩小的时候线宽缩小，尽管栅氧层电容密度会因为栅氧层减薄而增大，但是总的栅本征电容Cg还是缩小的。Cg虽然不是P-N结电容，是半导体MIS结构总电容，可这个电容过大同样会影响速度和造成干扰，所以用SOI的IBM工艺联盟上早前才会坚持以low-k材料而不是high-k材料来做栅氧（或者叫栅电介质层吧）

Anakinyang 发表于 2012-4-12 09:17
我的意思是High-K是伴随短沟道效应抑制而产生的，我又看了一遍可能我当时看晕了吧，抱歉。短沟道效应发生 ...

其实没有错   我之前也有注意到这个C表示的是那层的电容密度，但是基本上在high-k和传统的二氧化硅结构在比较的时候，并不是采用完全同样的结构，而是将1.2nm的二氧化硅和3nm的high-k进行比较，亦即，这层电容的影响因子其实有介电系数与d两个，我当时就在犹豫，到底是写清楚是电容密度还是电容值，后来想想这样写比较保守易懂，才这样写的。

Asuka 发表于 2012-4-12 09:56
其实没有错   我之前也有注意到这个C表示的是那层的电容密度，但是基本上在high-k和传统的二氧化硅结构在 ...

是的，不过上面很明显有人看了以后就觉得栅极那个像初中平行板电容器一样的电容越大越好了。

关于漏电现象的描述，没有写到关键点上。LZ描述的漏电流其实应该叫做关态电流，真正的漏电流一般指的是从DS击穿绝缘层到达GATE的电流。短沟道效应最大的弊端就是开关比的降低，也就是关态电流过大。这点LZ还可以给出FET的输出曲线来表达。由于制程的减小，为了避免短沟道现象，就要相应的降低绝缘层的厚度，而绝缘层的厚度降低到一定程度之后，根据量子力学的隧穿原理，漏电流会显著增加，这才是现在所面临的最大问题。此外，电线的问题最主要的地方不在于变细之后的电阻增加，而是由于平行电线之间会产生电感耦合现象造成了更大的能量消耗。

ls真专业啊，各个点整合的很好

不错的科普文。

谢谢普及！这么说可能到了broadwell，4.5G的发热将比现在的ivy超5G还要难以控制？