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台积电5nm工艺晶体管密度创新高

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绝对有料 发表于 2020-3-24 18:05 | 显示全部楼层 |阅读模式
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近日,WikiChip依据Techcon 2019、IEEE IEDM和ISSCC 2020等会议上披露的信息,分析了台积电的5nm工艺。好消息是,摩尔定律依然有效:5nm与7nm制程相比,缩放比例为1.84。
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按照摩尔定律,半导体芯片的晶体管密度每2年翻倍。按照WikiChip的分析,台积电5nm工艺的晶体管密度为每平方毫米内1.713亿个,而7nm工艺时这一数字为每平方毫米9120万个。回顾5年前的16nm工艺,每平方毫米可容纳的晶体管数量为2888万个。过去5年台积电成功地延续了摩尔定律。

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同英特尔相比,14nm++工艺的晶体管密度大约为3722万个每平方毫米,而10nm工艺达到1亿个每平方厘米。从晶体管密度来看英特尔的10nm的确与台积电7nm大致相当,不过台积电已经在去年秋天宣布准备量产5nm,依然会保持大约1.5年的领先优势。

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台积电将在新建成的Fab 18中量产5nm芯片,苹果等公司将成为首批客户。N5是台积电首个直接为EUV光刻设计的工艺,在此之前的N7工艺分支仅在个别层上应用EUV。在EUV的帮助下,台积电N5所需的光掩膜数量从约115个降低到大约80个,降低了掩膜开发和制造成本。
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